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Table 30. JTAG Timing (continued)
All
No.
Characteristics
frequencies
Min
Max
Unit
704
705
706
707
708
709
710
711
712
713
Boundary scan input data set-up time
Boundary scan input data hold time
TCK low to output data valid
TCK low to output high impedance
TMS, TDI data set-up time
TMS, TDI data hold time
TCK low to TDO data valid
TCK low to TDO high impedance
TRST assert time
TRST set-up time to TCK low
5.0
20.0
0.0
0.0
5.0
20.0
0.0
0.0
100.0
30.0
—
—
30.0
30.0
—
—
20.0
20.0
—
—
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Note:
All timings apply to OnCE module data transfers as well as any other transfers via the JTAG port.
701
702
TCK
(Input)
V IH
V IL
V M
V M
703
703
Figure 29. Test Clock Input Timing Diagram
TCK
(Input)
V IL
V IH
704
705
Data
Inputs
Data
Outputs
706
Input Data Valid
Output Data Valid
707
Data
Outputs
Figure 30. Boundary Scan (JTAG) Timing Diagram
MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 16
38
Freescale Semiconductor
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